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半导体行业正经历关键转型 —— 半个多世纪以来摩尔定律的核心支柱 “传统二维缩放”，已遭遇难以逾越的物理与经济壁垒。随着行业逼近所谓的 “微型化极限”，通过缩小晶体管尺寸在平面内集成更多逻辑单元的传统策略，在能效与性能上的回报日益递减 [1]。这种停滞主要源于 “存储墙” 问题：数据在物理分离的存储单元与处理单元之间传输的能量和时间成本，远超计算本身的开销 [1,2,3]。为突破这些瓶颈，向垂直方向的范式转变 —— 尤其是单片 3D（M3D）集成 —— 已成为变革性解决方案。与依赖独立成品芯片键合的传统 3D 堆叠不同，M3D 通过在单一衬底上逐层顺序制造多个器件层，实现了此前无法企及的互连密度与垂直带宽 [1,4]。该领域研究的前沿方向，是碳纳米管场效应晶体管（CNFET）与阻变存储器（RRAM）的协同集成 —— 这种组合利用纳米材料独特的低温制造特性，规避了长期阻碍硅基 3D 架构发展的热约束 [5,6,7]。本报告将综述该领域的全面研究进展，重点聚焦 SkyWater Technology、斯坦福大学与麻省理工学院（MIT）合作取得的突破性成果。
现代计算负载（尤其是大规模人工智能（AI）与深度学习相关负载）日益以数据为中心。在传统冯・诺依曼架构中，中央处理器（CPU）与存储层级（SRAM、DRAM 及存储设备）的物理分离，导致必须使用冗长且高功耗的铜互连 [2,8,9]。这些互连会产生显著的电阻 - 电容（RC）延迟，且占系统总功耗的比例极高 [2,10,11]。随着处理速度持续超越片外存储接口的带宽，系统的绝大部分时间和能量都耗费在等待数据传输上 [1,3]。
单片 3D 集成通过让存储 “嵌入” 逻辑层，为这种失衡提供了结构性解决方案 [7,8,12]。利用标准半导体工艺步骤在逻辑层上方直接制造存储层，设计师可实现超密集的垂直互连，即 “单片层间通孔（MIV/ILV）”[13,14,15]。这些通孔的尺寸与传统后端工艺（BEOL）中的标准金属 - 金属通孔相当，与传统 3D 芯片堆叠中使用的大尺寸硅通孔（TSV）形成鲜明对比 [13,16,17]。
特性 | 硅通孔（TSV） | 单片层间通孔（MIV/ILV） |
直径 | 1-10μm | 50-100nm |
间距 | 6-50μm | ~100nm |
电容 | ~2-20fF | ~0.2fF |
互连密度 | ~10³-10⁴个 /mm² | >10⁷个 /mm² |
寄生效应影响 | 高 RC 延迟；需预留禁布区 | 极小；与局部布线相当 |
集成方式 | 并行（芯片 - 芯片键合） | 顺序（逐层生长） |
通孔尺寸与间距的数量级缩减，带来了 10,000 倍的面互连密度提升 [14,16]。这种精细度支持 “细粒度分区”—— 逻辑门与存储单元垂直交错排列，将二维芯片有效转变为 “计算曼哈顿”[1]。然而，传统硅晶体管实现 M3D 的核心挑战是热预算：硅基前端工艺（FEOL）通常需要超过 1000℃的高温，用于掺杂激活与高质量介质生长 [18,19]。此类高温会熔化下方器件层的现有金属层（通常为铜或铝），导致硅基顺序集成不具备可行性 [3,18,19]。而碳纳米管（CNT）的独特特性，恰好提供了这一技术突破的关键。
碳纳米管是由碳原子构成的一维圆柱形纳米结构，具备卓越的电学、热学与力学性能 [8,20,21]。在場效应晶体管应用中，半导体性碳纳米管作为沟道材料，凭借原子级尺寸实现了近弹道输运与理想的静电控制 [8,10,22]。碳纳米管场效应晶体管（CNFET）由源极与漏极之间并联的碳纳米管网络 / 阵列构成，通过栅电极调制导电性 [8,22]。
CNFET 在 M3D 场景中的核心优势是其低温工艺兼容性 [23,24,25]。CNFET 可在持续低于 400℃的温度下制造，研究已证实最低可在 150℃的热预算下实现功能集成 [23,24,26]。这种 “后端工艺兼容” 的热预算，确保了新增上层逻辑与存储层时，不会损坏晶圆上已制备的电路与互连结构 [5,24,25]。
除热特性外，CNFET 相比传统硅基金属氧化物半导体场效应晶体管（MOSFET）还具备固有性能优势。CNT 沟道的一维特性，使其在深亚微米节点仍能保持出色的栅极控制，显著降低短沟道效应 [8,22]。此外，CNFET 对电子（n 型）和空穴（p 型）均提供对称高迁移率，简化了互补 CMOS 逻辑的设计 [10,27,28]。
指标 | 碳纳米管晶体管（缩放节点预测） | 硅鳍式场效应晶体管（14nm/7nm） |
能量延迟积（EDP） | 提升 > 7 倍 | 基准值 |
开关速度 | 快约 3 倍 | 基准值 |
能耗 | 低约 3 倍 | 基准值 |
亚阈值摆幅 | ~60mV dec⁻¹（理论极限） | ~80-100mV dec⁻¹ |
载流子输运 | 近弹道输运 | 散射受限 |
对超大规模集成电路（VLSI）处理器核心的研究预测，与先进硅锗（SiGe）鳍式场效应晶体管相比，CNFET 可实现 9-10 倍的能量延迟积优势 [7,29]。即使计入实验阶段的接触电阻，CNFET 在 10nm 以下节点仍保持显著优势，能量延迟积最多可提升 6 倍 [29]。
碳纳米管从实验室材料向代工厂就绪技术的转型，需解决三大核心挑战：金属性碳纳米管（m-CNT）的存在、碳纳米管密度波动与功能可靠性 [6,8,22]。部分原生碳纳米管为金属性，可能导致晶体管中出现不可控的泄漏电流或短路 [22,30,31]。为应对这一问题，研究人员开发了 “缺陷免疫” 设计范式 [6,7,8]：结合化学与电学方法去除金属性碳纳米管，并设计可耐受碳纳米管错位或缺失的电路架构 [7,8]。例如，“无剥离” 工艺实现了 CNFET 向先进节点的缩放，同时保持高纯度与良率 [5,6]。该方法助力成功制造出首款基于 CNFET 的 RISC-V 微处理器，并已适配商用规模生产 [27,28]。
CNFET M3D 研究的最重大进展，源于 SkyWater Technology、斯坦福大学与 MIT 的合作（主要在 DARPA 三维单片系统级芯片（3DSoC）项目支持下）[1,2,28]。该项目旨在美国本土代工厂开发单片 3D 制造技术，在采用成熟 90nm 光刻节点的同时，实现性能较传统 2D 架构提升 50 倍以上 [2,32,33]。
将 CNFET 技术转移至 SkyWater 位于明尼苏达州布卢明顿的 200mm 商用生产线，是半导体制造领域的里程碑式成就 [5,28,32]。这种 “从实验室到工厂” 的转化，涉及将学术原型适配为稳定的量产流程 [5,32]。
1. 第一阶段完成（2018-2020）：初期阶段聚焦于将 CNFET 与 RRAM M3D 工艺成功转移至 SkyWater 的 200mm 生产线 [28,32]。团队证实，可利用硅基晶体管的商用设备在 200mm 晶圆上制造碳纳米管 [28]。
2. 第二阶段目标（2020 - 至今）：当前工作重点是优化制造质量、良率与密度，确保商用可行性 [28]。包括为 3DSoC 平台开发工业级代工厂工艺设计套件（PDK），使第三方芯片设计师能将该技术用于定制 AI 与边缘计算应用 [25,28]。
SkyWater 的工艺采用异质集成方案：底层为硅 CMOS，后端工艺中集成多层 CNFET 与 RRAM，全程严格控制热预算≤415℃[23,25]。这一温度限制至关重要，可防止底层硅逻辑与互连堆叠退化 [23,25]。
2025 年 12 月，合作团队在 IEEE 国际电子器件会议（IEDM 2025）上发布了一款创纪录的单片 3D 芯片 [1,23,34]。该芯片是首款在美国商用代工厂制造的真正意义上的 3D 芯片，实现了有史以来最高的 3D 布线密度 [1]。
原型指标（IEDM 2025） | 硬件测试结果 | 基准对比（2D 硅 + RRAM） |
读取带宽 | 提升 4 倍 | 等延迟 / 等面积条件下 |
计算吞吐量 | 提升 4 倍 | AI 类负载 |
架构 | 异质 Si+RRAM+CNFET | 2D 平面架构 |
层间连接 | 创纪录垂直布线密度 | 传统后端工艺通孔 |
AI 缩放模拟 | 速度提升高达 12 倍 | Meta 的 LLaMA 模型 |
该原型证实，M3D 逻辑与存储平台并非仅停留在理论层面，而是可大规模复现 [23,34]。硬件测试表明，该原型的性能已比同类 2D 芯片高出 4 倍 [1,23,35]。更重要的是，对 “更高层”（更多堆叠层）版本的模拟显示，在实际 AI 负载（如基于 Meta 开源 LLaMA 架构的负载）中，性能可提升 12 倍 [1,23,35]。
纳米工程计算系统技术（N3XT）架构，是利用 CNFET 与 RRAM 独特能力突破存储墙的设计框架 [6,8,18]。其目标是实现系统级能量延迟积较当前基于片外 DRAM 的专用 2D 系统提升 1000 倍 [6,7,31]。
1000 倍的提升并非单一组件的贡献，而是四大关键技术进步的协同作用 [7]：
1. 高能效 CNFET 逻辑：用 CNFET 替代硅鳍式场效应晶体管，在器件层面通过 “更快且更节能” 实现初始 9-10 倍优势 [7,8,29]。
2. 高密度非易失性存储器（RRAM）：阻变存储器用于大容量片上数据存储 [7,8,36]。RRAM 的密度显著高于 DRAM（占位面积仅 4F² 或 6F²），且工作能耗极低（读取操作每比特 < 0.1pJ）[7,12]。此外，垂直 3D RRAM 在相同面积下可提供高达 16 倍于传统 DRAM 的密度 [7]。
3. 超密集层间连接：单片集成支持数百万个垂直通路，有效消除片外存储访问相关的带宽瓶颈 [1,7,18]。
4. 存储内计算：通过堆叠逻辑与存储层，架构支持 “大规模并行” 存储访问，使计算在数据存储位置直接进行 [7,8,12]。
系统级能量延迟积（定义为总能耗与执行时间的乘积），随着架构从传统 2D 向 3D 芯片堆叠、最终向单片 3D 演进，实现了显著缩放 [7]。
实现方式 | 相对能量延迟积优势 | 核心瓶颈 |
2D 硅（基准） | 1 倍 | 片外 DRAM 延迟 / 能耗 |
3D 芯片堆叠（TSV） | 2-9 倍 | 大通孔寄生效应；粗粒度分区 |
单片 3D（M3D） | 100-1000 倍 | 热管理（现已解决） |
针对基于 CNFET 与 RRAM 构建的超维（HD）计算纳米系统的专项研究，显示出更具针对性的性能提升 [30,36]。例如，一款用于语言分类的端到端 HD 纳米系统，其训练与推理的能量 - 执行时间积较传统硬件提升 35 倍 [36]。这些系统还具备高容错性：即使 78% 的硬件比特出现故障，仍能保持 98% 的分类准确率，彰显了 “缺陷免疫” 范式的稳健性 [30,36]。
垂直集成的一个长期关切是 3D 堆叠内层的热量累积 [6,19,21]。高功耗计算元件（如 AI 加速器）若热量无法有效通过堆叠层散发，可能达到不可持续的温度 [6]。
为缓解这一问题，N3XT 架构采用 “3D 热支架” 方案 [6]：将高导热材料直接集成到后端工艺堆叠中 [6,21]。多晶金刚石的导热率约为 300W/m/K，且可在后端工艺兼容温度（400℃）下生长，可作为堆叠内的热扩散层 [6]。
实验数据证实了该支架的有效性：
1. 峰值温度降低：在 12 层 AI 加速器芯片中，使用金刚石支架后，峰值温升从 351℃降至 124℃[6]。
2. 面积效率：仅需增加 10% 的总芯片面积，即可实现 10 倍的温升降低 [6]。相比之下，传统热管理策略（如使用虚拟热通孔）需增加 78% 的面积才能达到类似冷却效果 [6]。
此外，CNFET 固有的低功耗运行本身就是核心热缓解策略 [20,26]。通过降低单次操作的总能耗，减少了 “热源” 产生，使得堆叠密度可高于硅基器件 [11,26]。
CNFET M3D 技术向 SkyWater 的成功转移，是美国本土半导体制造的战略里程碑 [1,23]。作为美国最大的纯本土专业代工厂，SkyWater 的角色对于确保国防与航空航天应用的供应链安全至关重要 [1,37]。
SkyWater 2025-2026 年的运营数据彰显了其规模化先进技术的能力 [38,39,40]。
SkyWater 运营指标 | 状态（2025-2026） | 意义 |
代工厂产能 | ~40 万片晶圆 / 年 | 量产规模支撑 [40] |
2026 年预计营收 | >6 亿美元 | 研发财务稳定性 [39] |
技术节点 | 90nm-130nm 基准 | 3DSoC 基础 [5,40] |
先进封装 | 佛罗里达产线认证（2026） | 芯粒集成关键 [37,38] |
量子业务增长 | 营收年增长 > 30% | 与纳米制造能力协同 [38,41] |
收购英飞凌的 25 号工厂显著提升了 SkyWater 的产能，使其能将 3DSoC 与 CNFET 技术推向量产阶段 [38,40]。公司的 “技术即服务（TaaS）” 模式，允许商业与政府合作伙伴提前使用 M3D 工艺设计套件（PDK）进行芯片设计 [28]。
尽管 CNFET M3D 的消费级大规模应用可能还需数年时间（部分预测为 21 世纪 30 年代中期），但专业领域的即时应用已逐步展开 [42]。高性能 AI 加速器、自动驾驶边缘计算节点以及太空应用的抗辐射电子设备，是主要的早期采用市场 [28,32]。2025 年在 IEDM 的演示，为技术从研究合同转向产品路线图提供了 “概念验证”[23,28]。
虽然 M3D 是细粒度逻辑 - 存储集成的终极目标，但混合键合与硅通孔（TSV）堆叠等其他技术仍在持续演进 [4,43]。
1. 硅通孔（TSV）：仍是存储 - 存储（如 HBM）与存储 - 逻辑堆叠的行业标准 [4,21]。但受限于占位面积与寄生效应，不适合逻辑门交错集成 [13,16,17]。
2. 混合键合：支持芯片 - 晶圆或晶圆 - 晶圆键合，间距远小于 TSV（通常低于 1μm）[37,43]。虽为异质芯粒集成的优秀工具，但仍需单独制造各层，无法实现顺序 M3D 工艺的超密集垂直连接 [4,37,43]。
3. 单片 3D（CNFET+RRAM）：唯一支持标准单元级垂直连接的技术 [6,8]。通过 “全维 3D” 概念，研究人员证实反相器等标准单元可仅占用 3 条金属线（3T）空间，而先进硅基互补场效应晶体管（CFET）需 4 条金属线（4T）[6]。这使得标准单元库的平均面积减少 27%，RISC-V 核心等逻辑模块的能量延迟积较传统硅缩放路径提升近 2 倍 [6]。
基于碳纳米管晶体管的单片 3D 集成研究进展，标志着半导体设计的根本性转变 —— 从二维平面思维转向三维架构范式 [1,3]。SkyWater Technology、斯坦福大学与 MIT 的合作，成功实现了从学术理论到代工厂规模验证的跨越 [5,28,34]。
该方案的技术优势源于三大核心发现：
3. 热预算解决方案：CNFET 与 RRAM 可在 415℃以下顺序制造，允许新增上层逻辑与存储层而不损坏既有结构 [23,25]。
4. 海量连接增益：M3D 的面互连密度较 TSV 提升 10,000 倍，支持栅极级别的逻辑 - 存储分区 [14,16]。
5. 数量级系统优势：4 倍吞吐量提升的实测硬件结果，以及 1000 倍能量延迟积提升的模拟预测，表明 M3D 是满足未来 AI 系统性能需求的最可行路径 [1,7,23]。
2025 年美国商用代工厂首款单片 3D 芯片的成功演示，为美国本土半导体创新的新时代奠定了蓝图 [1]。随着行业持续优化良率、可靠性与热管理策略，超越硅的纳米技术集成有望成为未来数十年高性能、高能效计算的核心支柱 [3,5,28]。
1. 研究人员发布突破性 3D 芯片以加速 AI | 斯坦福大学报告，https://news.stanford.edu/stories/2025/12/monolithic-3d-chip-foundry-breakthrough-ai
2. 3DSoC：三维单片系统级芯片 - DARPA，https://www.darpa.mil/research/programs/three-dimensional-monolithic-system-on-a-chip
3. 这款新型 3D 芯片或突破 AI 最大瓶颈 | ScienceDaily，https://www.sciencedaily.com/releases/2025/12/251223084857.htm
4. 什么是单片 3D 集成？它与基于 TSV 的 3D 集成电路有何不同？，https://eureka.patsnap.com/article/what-is-monolithic-3d-integration-and-how-is-it-different-from-tsv-based-3d-ic
5. 从实验室到工厂的单片 3D 集成碳纳米管晶体管：缩放与可靠性，https://dspace.mit.edu/handle/1721.1/156634?show=full
6. N3XT 3D 技术基础及其实验室... - Map Your Show，https://www.mapyourshow.com/mys_shared/iedm23/handouts/39-2_Wed_29091.pdf
7. 专题论文：3D 纳米系统实现嵌入式...，http://csl.stanford.edu/~christos/publications/2017.3dnanosystems.codes.pdf
8. 高能效海量数据计算：N3XT 1000 倍提升 - Eric Pop，https://poplab.stanford.edu/pdfs/Aly-N3XT1000-computer15.pdf
9. 研究团队入选，探索新型材料与电路集成方法，https://www.darpa.mil/news/2018/novel-materials-circuit-integration
10. 碳纳米管与铜互连在超大规模集成（GSI）中的性能对比 | 文献请求 - ResearchGate，https://www.researchgate.net/publication/3254957_Performance_comparison_between_carbon_nanotube_and_copper_interconnects_for_gigascale_integration_GSI
11. 碳纳米管束分析及其与 CMOS 和 CNFET 驱动的铜互连对比 - ResearchGate，https://www.researchgate.net/publication/38107318_Analysis_of_CNT_bundle_and_its_comparison_with_copper_interconnect_for_CMOS_and_CNFET_drivers
12. 高能效海量数据计算的 N3XT 方案 - IEEE Xplore，https://ieeexplore.ieee.org/ielaam/5/8589029/8591984-aam.pdf
13. 14nm 鳍式场效应晶体管技术中的单片 3D 集成电路与基于 TSV 的 3D 集成电路，https://gtcad.gatech.edu/www/papers/07804405.pdf
14. 单片 3D 集成电路与基于 TSV 的 3D 集成电路的功耗、性能与成本对比，https://gtcad.gatech.edu/www/papers/07333538.pdf
15. 3D 顺序集成：新型功能与 CMOS 异质共集成的关键赋能技术 | 文献请求 - ResearchGate，https://www.researchgate.net/publication/260619074_3-D_Sequential_Integration_A_Key_Enabling_Technology_for_Heterogeneous_Co-Integration_of_New_Function_With_CMOS
16. TSV 与单片 3D - 单片 3D 公司，下一代 3D 集成电路企业，http://www.monolithic3d.com/tsv-vs-monolithic-3d.html
17. （PDF）14nm 鳍式场效应晶体管技术中的单片 3D 集成电路与基于 TSV 的 3D 集成电路 - ResearchGate，https://www.researchgate.net/publication/312336196_Monolithic_3D_IC_vs_TSV-based_3D_IC_in_14nm_FinFET_technology
18. 斯坦福主导的摩天大楼式芯片设计将电子性能提升千倍，https://news.stanford.edu/stories/2015/12/n3xt-computing-structure-120915
19. 薄膜晶体管与 RRAM 赋能的单片 3D 计算系统优势量化 - DATE 2019，https://past.date-conference.com/proceedings-archive/2020/pdf/0527.pdf
20. 高速高性能碳纳米管晶体管的三维架构 - Migration Letters，https://migrationletters.com/index.php/ml/article/download/6282/4252/17210
21. 基于碳纳米管硅通孔的 3D 集成电路热管理解决方案综述 - MDPI，https://www.mdpi.com/2072-666X/16/9/968
22. 晶圆级定向单壁碳纳米管的生长与转移，https://www.researchgate.net/publication/224393745_Wafer-Scale_Growth_and_Transfer_of_Aligned_Single-Walled_Carbon_Nanotubes
23. 美国代工厂首次制造真正 3D 芯片，集成碳纳米管...，https://www.tomshardware.com/tech-industry/semiconductors/stanford-led-team-builds-3d-ai-chip-at-us-foundry-reports-4x-performance-gains
24. 优化工艺的高性能碳纳米管光电子晶体管用于 3D 通信电路应用 - ResearchGate，https://www.researchgate.net/publication/384271682_High-Performance_Carbon_Nanotube_Optoelectronic_Transistor_With_Optimized_Process_for_3D_Communication_Circuit_Applications
25. 28-5 | 代工厂单片 3D 解锁大规模... - IEEE IEDM 2025，https://iedm25.mapyourshow.com/8_0/sessions/session-details.cfm?scheduleid=205
26. 硅 n 型场效应晶体管上低温构建碳纳米管 p 型场效应晶体管，面向高噪声容限、超低功耗的 3D CMOS 场效应晶体管电路 - ResearchGate，https://www.researchgate.net/publication/390628745_Low-Thermal-Budget_Construction_of_Carbon_Nanotube_p-FET_on_Silicon_n-FET_toward_3D_CMOS_FET_Circuits_with_High_Noise_Margins_and_Ultra-Low_Power_Consumption
27. Tathagata Srimani - 卡内基梅隆大学电气与计算机工程系，https://www.ece.cmu.edu/directory/bios/Tathagata%20Srimani.html
28. SkyWater 与 MIT 启动 DARPA 资助的 3DSoC 项目第二阶段...，https://www.skywatertechnology.com/skywater-and-mit-begin-second-phase-of-darpa-funded-3dsoc-program-update-to-be-presented-at-virtual-2020-darpa-eri-summit/
29. 出版物 | 纳米设计研究小组，https://nanodesign.seas.harvard.edu/pubs
30. 利用碳纳米管场效应晶体管、阻变存储器及其单片 3D 集成的超维计算 | 文献请求 - ResearchGate，https://www.researchgate.net/publication/328059879_Hyperdimensional_Computing_Exploiting_Carbon_Nanotube_FETs_Resistive_RAM_and_Their_Monolithic_3D_Integration
31. 高能效海量数据计算：N3XT 1000 倍提升 | 文献请求，https://www.researchgate.net/publication/288856646_Energy-Efficient_Abundant-Data_Computing_The_N3XT_1000x
32. DARPA 3DSoC 计划完成首年，ERI 峰会公布技术转移至 SkyWater 200mm 美国代工厂的关键进展，https://www.skywatertechnology.com/darpa-3dsoc-initiative-completes-first-year-update-provided-at-eri-summit-on-key-steps-achieved-to-transfer-technology-into-skywaters-200mm-u-s-foundry/
33. DARPA 公布研究合作伙伴 - EE Times，https://www.eetimes.com/darpa-unveils-research-partners/
34. 美国制造的首款真正 3D 芯片 - Hardware Busters，https://hwbusters.com/news/first-truly-3d-chip-made-in-u-s/
35. 这款新型 3D 芯片或打破阻碍 AI 发展的 “存储墙” - SciTechDaily，https://scitechdaily.com/this-new-3d-chip-could-shatter-the-memory-wall-holding-back-ai/
36. 利用碳纳米管场效应晶体管、阻变存储器及其单片 3D 集成的超维计算 - IEEE Xplore，https://ieeexplore.ieee.org/ielaam/4/8515210/8480107-aam.pdf
37. 从预测到验证：APS 突破与 2026 年本土制造 imperative，https://www.skywatertechnology.com/from-prediction-to-proof-aps-breakthroughs-and-the-2026-onshoring-imperative/
38. SkyWater Technology 公布 2025 年第三季度创纪录业绩，https://www.skywatertechnology.com/skywater-technology-reports-record-third-quarter-2025-results/
39. SkyWater 预计 2026 年营收至少 6 亿美元，量子业务与 25 号工厂驱动增长（纳斯达克代码：SKYT） | Seeking Alpha，https://seekingalpha.com/news/4516817-skywater-anticipates-at-least-600m-2026-revenue-as-quantum-and-fab-25-drive-momentum
40. SkyWater 的美国纯本土芯片代工厂战略获回报 - Finimize，https://finimize.com/content/skyt-asset-snapshot
42. DARPA/MIT 演示 3DSoc 制造，集成碳纳米管与 4GB 片上 RRAM 用于存储内计算。90nm 节点性能较现代 7nm 芯片提升至少 50 倍。基于芯片制造历史，该技术何时能面向消费者？ - Reddit，https://www.reddit.com/r/hardware/comments/voajbg/darpamit_demonstrated_manufacturing_of_3dsoc_with/
43. TSV 与混合键合：3D 集成电路的互连策略选择，https://eureka.patsnap.com/article/tsvs-vs-hybrid-bonding-choosing-the-right-interconnect-strategy-for-3d-ics
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